A technique for checking a logic design for compliance with a set of design rules in a computer-aided logic design system. An initial logic design is provided in computer-readable form in a logic design file. A set of design rules expressing permitted and prohibited structural and functional logic device relationships is provided as a portion of a logic design simulation system capable of synthesizing the initial design into a simulated network list. The initial design is checked against the various design rules incorporated into the set, and any violation of the design rules by the initial logic design is visibly displayed to the user. In one mode of operation, a list of user selectable optional rules is visibly displayed. A hierarchy of levels of design compliance is also displayed for user selection. For some design rules, a comparison can be made with the synthesized version of the initial logic design in order to spot design rule violations introduced by the synthesis process.

Μια τεχνική για ένα σχέδιο λογικής για τη συμμόρφωση με ένα σύνολο κανόνων σχεδίου σε ένα με τη βοήθεια υπολογιστή σύστημα σχεδίου λογικής. Ένα αρχικό σχέδιο λογικής παρέχεται με αναγνώσιμη από τον υπολογιστή μορφή σε ένα αρχείο σχεδίου λογικής. Ένα σύνολο σχεδίου κυβερνά την έκφραση επιτρεπόμενου και οι απαγορευμένες δομικές και λειτουργικές σχέσεις συσκευών λογικής παρέχονται ως μερίδα ενός συστήματος προσομοίωσης σχεδίου λογικής ικανού το αρχικό σχέδιο σε έναν προσομοιωμένο κατάλογο δικτύων. Το αρχικό σχέδιο ελέγχεται σε σχέση με τους διάφορους κανόνες σχεδίου που ενσωματώνονται στο σύνολο, και οποιαδήποτε παραβίαση των κανόνων σχεδίου από το αρχικό σχέδιο λογικής επιδεικνύεται ορατά στο χρήστη. Σε έναν τρόπο λειτουργίας, ένας κατάλογος επιλέξιμων προαιρετικών κανόνων χρηστών επιδεικνύεται ορατά. Μια ιεραρχία των επιπέδων συμμόρφωσης σχεδίου επιδεικνύεται επίσης για την επιλογή χρηστών. Για μερικούς κανόνες σχεδίου, μια σύγκριση μπορεί να γίνει με τη συντεθειμένη έκδοση του αρχικού σχεδίου λογικής προκειμένου να επισημανθούν οι παραβιάσεις κανόνα σχεδίου που εισάγονται με τη διαδικασία σύνθεσης.

 
Web www.patentalert.com

< Design methodology for inserting RAM clock delays

< Static-dynamic timing analysis method and storage medium

> Method and mechanism for speculatively executing threads of instructions

> Method and apparatus for automatic recovery of microprocessors/microcontrollers during electromagnetic compatibility (EMC) testing

~ 00079