A method for hierarchical layout of an electronic design using an electronic computer aided design system, wherein the method includes generating a parameterized pattern library and using an existing netlist and analyze in a pattern recognizer, from which a list of associations between the pattern library and the netlist is created. Renesting then occurs wherein the netlist using the list of associations is used for generating a hierarchical layout of the electronic components in the design.

Метод для иерархического плана электронной конструкции использующ электронную систему компьютерного проектирования, при котором метод вклюает производить parameterized архив картины и использование existing netlist и анализирует в recognizer картины, от которого создан перечень ассоциации между архивом картины и netlist. Renesting после этого происходит при котором netlist используя перечень ассоциации использовано для производить иерархический план электронных компонентов в конструкции.

 
Web www.patentalert.com

< Hierarchical layout method for integrated circuits

< Hierarchical layout method for integrated circuits

> Technique for correcting single-bit errors and detecting paired double-bit errors

> Minimal level sensitive timing representative of a circuit path

~ 00074