An error-correcting partial latch stage includes a first pass gate having an input for receiving a data input signal, an output, and a control node for receiving a control signal, a second pass gate having an input coupled to the output of the first pass gate, an output for providing a data output signal, and a control node for receiving the control signal, an inverter having an input coupled to the output of the first pass gate and an output; and a correcting inverter stage having a first input coupled to the output of the inverter, and second and third inputs for receiving voting signals from adjacent error-correcting latch stages, and an output coupled to the output of the second pass gate. A full latch stage includes three interconnected partial latch stages. The full latch stage has a high degree of immunity from SEU events and from on-chip noise coupling.

Ein teilweises Verriegelung Fehlerkorrekturstadium schließt ein erstes Durchlaufgatter ein, das einen Eingang für das Empfangen eines Dateneingabesignals, des Ausganges und des Steuernullpunktes für das Empfangen eines Steuersignals, ein zweites Durchlaufgatter hat, das einen Eingang hat, der zum Ausgang des ersten Durchlaufgatters, zu einem Ausgang für das Zur Verfügung stellen eines Datenausgangssignals und zu einem Steuernullpunkt für das Empfangen des Steuersignals, ein Inverter verbunden wird, der einen Eingang hat, der zum Ausgang des ersten Durchlaufgatters und des Ausganges verbunden wird; und ein behebendes Inverterstadium, das einen ersten Eingang verbunden wird zum Ausgang des Inverters und an zweiter Stelle und zu den dritten Eingängen für das Empfangen des Wählens hat, signalisiert von den angrenzenden Fehlerkorrekturverriegelung Stadien und von einem Ausgang, der zum Ausgang des zweiten Durchlaufgatters verbunden wird. Ein volles Verriegelung Stadium schließt drei zusammenschaltete teilweise Verriegelung Stadien mit ein. Das volle Verriegelung Stadium hat einen hohen Grad Immunität von den SEU Fällen und von der Aufspan Geräuschkoppelung.