A method and structure for analyzing the effect of electrical noise in an integrated circuit fabricated in a silicon-on-insulator ("SOI") technology. The present invention uses a static noise analysis to evaluate an integrated circuit's response to electrical noise, taking into account hysteresis effect and parasitic bipolar current voltage, both of which are unique to integrated circuits fabricated in a SOI technology process. The present invention also includes a computer, computer storage device, computer program and software incorporating the method steps and simulating the testing and analysis of the circuit under test.

Метод и структура для анализировать влияние электрических помех в интегрированной цепи изготовленной в технологии кремни-на-izol4tora ("SOI"). Присытствыющий вымысел использует статический анализ шума для того чтобы оценить реакцию интегрированной цепи к электрическим помехам, учитывающ влияние гистерезиса и паразитное двухполярное в настоящее время напряжение тока, оба из которого уникально к интегрированным цепям изготовленным в процессе технологии SOI. Присытствыющий вымысел также вклюает приспособление компьютера, 0ы память ЭВМ, компьутерную программу и средство программирования включая шаги метода и имитируя испытывать и анализ цепи под испытанием.