An integrated data input sorting and timing circuit for double data rate ("DDR") dynamic random access memory ("DRAM") devices in which a sorting of the input data into odd/even is integrated with the necessary timing to allow synchronization with the on-chip Y-clock signal (column address select) without the need to provide separate circuits. In those devices having multiple DQS inputs, any skew between DQS pins is allowed as long as no one DQS pin violates the DQS-to-clock ("DQS-CLK") skew requirements. The circuit and method of the present invention also allows a write to occur at command +2 cycles (last data+1/2). Functionally, both rising and falling data (i.e., data on the rising and falling edges of DQS) is captured by the DQS inputs and presented in parallel to the chips internal write path and data is passed on the falling edge of DQS. Rising edge data ("Redat") signals then specify whether the rising edge data should be mapped to the even or odd field, with falling edge data being directed to the opposite field. The timing of the rising edge data signals is such that the internal odd and even data buses only transition prior to a given write clock, and don't transition during the write clock itself. This is supported over a large range of positive and negative DQS-to-clock skews.

Circuito di fascicolazione e cronometrante dell'immissione dei dati integrata per i doppi dispositivi dinamici di memoria di accesso casuale di tasso di dati ("DDR") ("DRAM") in cui una fascicolazione dei dati di input in odd/even è integrata con la sincronizzazione necessaria per permettere la sincronizzazione con il segnale dell'Y-orologio del su-circuito integrato (indirizzo di colonna prescelto) senza la necessità di fornire i circuiti separati. In quei dispositivi che hanno input multipli di DQS, tutta l'obliquità fra i perni di DQS è permessa finchè nessun perno di DQS viola i requisiti obliqui dell'DQS-$$$-OROLOGIO ("DQS-CLK"). Il circuito ed il metodo di presente invenzione inoltre permette che una scrittura accada ai cicli di ordine +2 (ultimo data+1/2). Dal punto di vista funzionale, sia i dati aumentanti che cadenti (cioè, dati sui bordi aumentanti e cadenti di DQS) sono bloccati dagli input di DQS e sono presentati parallelamente ai circuiti integrati interni scrivono il percorso ed i dati sono passati sul bordo cadente di DQS. I segnali di dati del bordo aumentare ("Redat") allora specificano se i dati del bordo aumentare dovrebbero essere tracciati al campo uniforme o dispari, con i dati cadenti del bordo che sono diretti verso il campo opposto. La sincronizzazione dei segnali di dati del bordo aumentare è tali che il dispari e perfino la transizione interne dei canali omnibus di dati soltanto prima dell'dato scrivono l'orologio e non transizione durante l'orologio di scrittura in se. Ciò è sostenuta sopra una vasta gamma di obliquità positive e negative dell'DQS-$$$-OROLOGIO.