A memory (10, 60) having at least two resistance states is tested. In one form, the memory includes a first transistor (16, 68) having a current electrode coupled to a memory cell (14, 64) and a second transistor (26, 66) having a current electrode coupled to a reference memory cell (28, 74). The control electrode of the first transistor receives either a first reference voltage or a second reference voltage based on a test control signal, and the control electrode of a second transistor receives the first reference voltage. In a test mode, after the memory cell is programmed with a resistance state, the second reference voltage (different from the first reference voltage) is provided to the first transistor. The memory cell is then read to determine whether the memory can sense the previously programmed resistance state. In one embodiment, this test mode can be used to identify weak bits in the memory.

Испытана память (10, 60) имея по крайней мере 2 положения сопротивления. В одну форму, память вклюает первый транзистор (16, 68) имея в настоящее время электрод соединенный к ячейкы памяти (14, 64) и второй транзистор (26, 66) имея в настоящее время электрод соединенный к ячейкы памяти справки (28, 74). Электрод управления первого транзистора получает или первое напряжение тока справки или второе напряжение тока справки основанные на сигнале управлением испытания, и электрод управления второго транзистора получает первое напряжение тока справки. В испытательном режиме, после того как ячейкы памяти запрограммирован с положением сопротивления, второе напряжение тока справки (отличающееся от первое напряжение тока справки) снабжено первый транзистор. Прочитаны, что обусловливает ячейкы памяти после этого ли память может воспринять ранее запрограммированное положение сопротивления. В одном воплощении, этот испытательный режим можно использовать для того чтобы определить слабые биты в памяти.