An over-clock deterrent mechanism of a chipset which comprises an over-clock detection circuit for detecting over-clocking of a system (processor) clock signal based on comparison of ratio of the system (processor) clock signal which is likely to be over-clocked and a fixed, stable reference clock signal which is highly unlikely to be over-clocked, and an over-clock prevention (thwarting) circuit for deterring such an over-clocking by either disabling operations of a computer system or significantly undermining key operations of a computer system.

Mecanismo disuasivo de un sobre-reloj de un chipset que abarca el circuito de detección de un sobre-reloj para detectar sobre-registrar de una señal del reloj del sistema (procesador) basada en la comparación del cociente de la señal del reloj del sistema (procesador) que es probable sobre-ser registrada y de una señal fija, estable del reloj de referencia que sea altamente poco probable sobre-ser registrado, y circuito de la prevención de un sobre-reloj (el frustrar) para disuadir tal sobre-registrar por u operaciones que inhabilitan de un sistema informático o perceptiblemente minar las operaciones dominantes de un sistema informático.