There is disclosed, for use in an x86-compatible processor, an interface circuit for synchronizing the transfer of signals between different clock domains derived from a common core clock, where the phase and frequency relationships between the different domain clocks are known. The interface circuit comprises 1) a first latch having a data input for receiving a data signal from the first clock domain, a clock input for receiving the first clock signal, and an output; 2) a second latch having a data input coupled to the first latch output, an enable input for receiving a gating signal, a clock input for receiving the first clock signal, and an output; 3) a third latch having a data input for receiving the data signal, an enable input for receiving a gating signal, a clock input for receiving the first clock signal, and an output; and 4) a multiplexer having a first data input coupled to the second latch output, a second data input coupled to the third latch output, and a selector input for selecting one of the first data input and the second data input for transfer to an output of the multiplexer.

È rilevato, per uso in un processor di x86-compatible, un circuito di interfaccia per la sincronizzazione del trasferimento dei segnali fra i dominii differenti dell'orologio derivati da un orologio di nucleo comune, in cui la fase ed i rapporti di frequenza fra gli orologi differenti di dominio sono conosciuti. Il circuito di interfaccia contiene 1) un primo fermo che ha un'immissione dei dati per la ricezione del segnale di dati dal primo dominio dell'orologio, un input di orologio per la ricezione del primo segnale dell'orologio e un'uscita; 2) un secondo fermo che ha un'immissione dei dati accoppiata alla prima uscita del fermo, un input di permett per la ricezione del segnale gating, un input di orologio per la ricezione del primo segnale dell'orologio e un'uscita; 3) un terzo fermo che ha un'immissione dei dati per la ricezione dei dati segnala, un input di permett per la ricezione del segnale gating, un input di orologio per la ricezione del primo segnale dell'orologio e un'uscita; e 4) un multiplexor che ha una prima immissione dei dati accoppiata alla seconda uscita del fermo, una seconda immissione dei dati accoppiata alla terza uscita del fermo e un input del selettore per la selezione dell'uno della prima immissione dei dati e della seconda immissione dei dati per il trasferimento in un'uscita del multiplexor.