A method to improve the testability and analysis of a hierarchical semiconductor chip design formed from a plurality of macros, each macro identifying a particular portion of a semiconductor chip design. This method includes providing a first macro netlist that identifies a logical description of a first portion of the semiconductor chip design and performing RPT analysis on the first macro netlist. The method also includes providing a second macro netlist identifying a logical description of a second portion of the semiconductor chip design and performing an RPT analysis on the second macro netlist. The first macro netlist is combined with the second macro netlist and an RPT analysis is performed on the combination of the first and second macro netlists.

Een methode om de testbaarheid en de analyse van een hiërarchisch ontwerp van de halfgeleiderspaander te verbeteren vormde zich van een meerderheid van macro's, elke macro die een bepaald gedeelte van een ontwerp van de halfgeleiderspaander identificeert. Deze methode omvat het verstrekken van een eerste macronetlist die een logische beschrijving van een eerste gedeelte van het halfgeleiderspaander ontwerp en het uitvoeren van analyse RPT van eerste macronetlist identificeert. De methode omvat ook het verstrekken van een tweede macronetlist die een logische beschrijving van een tweede gedeelte van het ontwerp van de halfgeleiderspaander identificeert en een analyse RPT van tweede macronetlist uitvoert. Eerste macronetlist wordt gecombineerd met tweede macronetlist en een analyse RPT wordt uitgevoerd op de combinatie eerste en tweede macronetlists.