The semiconductor device includes a processor and an interface. In the interface, an interface circuit outputs a bus-use request signal in response to an access request to a system bus from the processor, and receives a bus-use permit signal. An activation signal generating circuit generates an enable signal that is at an L level from the output of the bus-use request signal to the reception of the bus-use permit signal and attains an H level after the reception of the bus-use permit signal. An AND gate performs an AND operation of the enable signal and a latch signal, and outputs an intermittent clock to a flip-flop of the processor. Thus, the clock supply to the processor can be controlled on a clock cycle basis during a bus master period.

O dispositivo de semicondutor inclui um processador e uma relação. Na relação, um circuito de relação outputs barra--usa o sinal de pedido em resposta a um pedido do acesso a uma barra-ônibus do sistema do processador, e recebe barra--usa o sinal da licença. Um sinal da ativação que gera o circuito gera um sinal permitir que esteja em um L nível da saída do barra--use o sinal de pedido à recepção do barra--use o sinal da licença e alcance um nível de H depois que a recepção do barra--usa o sinal da licença. E porta executa E a operação do sinal permitir e de um sinal da trava, e outputs um pulso de disparo intermitente a um flip-flop do processador. Assim, a fonte de pulso de disparo ao processador pode ser controlada em uma base do ciclo de pulso de disparo durante um período do mestre da barra-ônibus.