Banks are arranged on a memory chip, forming a matrix. A data input/output circuit is provided at one side of the memory chip. A data bus is provided among the banks and connected to the data input/output circuit. Each bank has a plurality of memory cell arrays a cell-array controller, a row decoder, column decoders, and a DQ buffer. The cell-array controller and the row decoder oppose each other. The column decoders oppose the DQ buffer. Local DQ lines are provided between the memory cell arrays, and global DQ liens extend over the memory cell arrays. The local DQ lines extend at right angles to the global DQ lines.

Los bancos se arreglan en una viruta de memoria, formando una matriz. Un circuito de la entrada-salida de los datos se proporciona en un lado de la viruta de memoria. Un ómnibus de datos se proporciona entre los bancos y está conectado con el circuito de la entrada-salida de los datos. Cada banco tiene una pluralidad de órdenes de célula de memoria ce'lula-pone en orden el regulador, un decodificador de la fila, decodificadores de la columna, y un almacenador intermediario de DQ. Ce'lula-ponga en orden el regulador y el decodificador de la fila se opone. Los decodificadores de la columna oponen el almacenador intermediario de DQ. Las líneas locales de DQ se proporcionan entre los órdenes de célula de memoria, y los embargos preventivos globales de DQ extienden sobre los órdenes de célula de memoria. Las líneas locales de DQ extienden perpendicularmente a las líneas globales de DQ.