A preferred embodiment of a symmetric multiprocessor system includes a switched fabric (switch matrix) for data transfers that provides multiple concurrent buses that enable greatly increased bandwidth between processors and shared memory. A high-speed point-to-point Channel couples command initiators and memory with the switch matrix and with I/O subsystems. Each end of a channel is connected to a Channel Interface Block (CIB). The CIB presents a logical interface to the Channel, providing a communication path to and from a CIB in another IC. CIB logic presents a similar interface between the CIB and the core-logic and between the CIB and the Channel transceivers. A channel transport protocol is is implemented in the CIB to reliably transfer data from one chip to another in the face of errors and limited buffering.

Uma incorporação preferida de um sistema symmetric do multiprocessor inclui uma tela comutada (matriz de interruptor) para transferências de dados que forneça as barras-ônibus simultâneas múltiplas que permitem a largura de faixa extremamente aumentada entre processadores e compartilharam da memória. Um ponto de alta velocidade para apontar pares da canaleta comanda iniciadores e memória com a matriz de interruptor e com subsistemas de I/O. Cada extremidade de uma canaleta é conectada a um bloco da relação de canaleta (CIB). O CIB apresenta uma relação lógica à canaleta, fornecendo um trajeto de comunicação a e de um CIB em um outro IC. A lógica de CIB apresenta uma relação similar entre o CIB e a núcleo-lógica e entre o CIB e os transceptores da canaleta. Um protocolo do transporte da canaleta é é executado no CIB para transferir confiantemente dados de uma microplaqueta a outra na cara dos erros e do buffering limitado.