A memory test circuit in a test mode divides a plurality of mats forming a memory and coupled with identical global input/output lines into even and odd-numbered mats and simultaneously activates the even or odd-numbered mats. The memory test circuit sequentially amplifies the activated even or odd-numbered mats, and simultaneously compares the amplified mats in a latch unit, which decreases the memory test time. The memory test circuit can further include a mat controlling unit for dividing a plurality of mats into even and odd-numbered units and simultaneously controlling the even or odd-numbered mats, a mat switch controlling unit for controlling a plurality of mat switches to be sequentially operated, a main amp controlling unit for controlling a plurality of main amps to be sequentially operated, and a latch unit for latching data amplified by the plurality of main amps to be simultaneously outputted.

Un circuit d'essai de mémoire en mode d'essai divise une pluralité de nattes formant une mémoire et couplé à l'entrée-sortie globale identique raye dans les nattes égales et impaires et active simultanément les nattes égales ou impaires. Le circuit d'essai de mémoire amplifie séquentiellement les nattes égales ou impaires activées, et compare simultanément les nattes amplifiées dans une unité de verrou, qui diminue le temps d'essai de mémoire. Le circuit d'essai de mémoire peut plus loin inclure une unité de commande mate pour diviser une pluralité de nattes en égal et les unités impaires et simultanément le contrôle des nattes égales ou impaires, d'une unité de commande mate de commutateur pour commander une pluralité de commutateurs mats à actionner séquentiellement, d'une unité de commande principale d'ampère pour commander une pluralité d'ampères principaux à actionner séquentiellement, et d'une unité de verrou pour des données de verrouillage amplifiées par la pluralité d'ampères principaux pour être simultanément outputted.