A system for controlling contrast of a liquid crystal display is provided by means of a parallel network of resistors. A processor controls general operations of the system and is configured to determine a desired contrast setting of the LCD. The processor is operative to assign a binary value corresponding to the desired contrast setting. A binary decoder is operatively coupled to the processor and is configured to receive the binary value of x bits from the processor. A circuit includes N number of resistors (N being an integer greater than x) configured to be coupled in parallel to effect a plurality of cumulative parallel resistance values for the circuit. The circuit is operatively coupled to the binary decoder. The binary decoder selectively combines the resistors to effect a specific cumulative parallel resistance value corresponding to the desired contrast setting.

Een systeem om contrast van een vloeibare kristalvertoning te controleren wordt verstrekt door middel van een parallel netwerk van weerstanden. Een bewerker controleert algemene verrichtingen van het systeem en gevormd om het gewenste contrast plaatsen van LCD te bepalen. De bewerker is doeltreffend om een binaire waarde toe te wijzen die aan het gewenste contrast plaatsen beantwoordt. Een binaire decoder wordt doeltreffend gekoppeld aan de bewerker en gevormd om de binaire waarde van xbeetjes van de bewerker te ontvangen. Een kring omvat het aantal van N weerstanden (N dat geheel groter dan x) gevormd om gekoppelde tegelijkertijd parallel te zijn om een meerderheid van cumulatieve parallelle weerstandswaarden voor de kring uit te voeren is. De kring wordt doeltreffend gekoppeld aan de binaire decoder. De binaire decoder combineert selectief de weerstanden om een specifieke cumulatieve parallelle weerstandswaarde uit te voeren die aan het gewenste contrast plaatsen beantwoordt.

 
Web www.patentalert.com

< (none)

< Method and apparatus for synthesizing levelized logic

> Area efficient redundancy multiplexer circuit technique for integrated circuit devices providing significantly reduced parasitic capacitance

> (none)

~ 00056