A processor (100) is provided that is a programmable digital signal processor (DSP) with variable instruction length, offering both high code density and easy programming. Architecture and instruction set are optimized for low power consumption and high efficiency execution of DSP algorithms, such as for wireless telephones, as well as pure control tasks. An instruction (1003) is decoded and accesses a data item in accordance with an address field (1003a). Another instruction (1002) is decoded and accesses a data item in accordance with an address field (1002a); but in a different manner due to an instruction qualifier (1002b). The instruction qualifier is executed in an implicitly parallel manner with the qualified instruction (1002).

Ein Prozessor (100) ist, vorausgesetzt daß ein programmierbarer Prozessor des digitalen Signals (DSP) mit variabler Instruktionslänge, anbieten hoher Codedichte und der einfachen Programmierung ist. Architektur und Befehlsatz werden für niedrige Leistungsaufnahme und hohe Leistungsfähigkeit Durchführung der DSP Algorithmen, wie für drahtlose Telefone, sowie reine Steueraufgaben optimiert. Eine Anweisung (1003) wird und Zugänge decodiert, die ein Datenelement in Übereinstimmung mit einer Adresse auffangen (1003a). Eine andere Anweisung (1002) wird und Zugänge decodiert, die ein Datenelement in Übereinstimmung mit einer Adresse auffangen (1002a); aber in einer anderen Weise wegen einer Anweisung näheren Bestimmung (1002b). Die Anweisung nähere Bestimmung wird in einer implizit parallelen Weise mit der qualifizierten Anweisung (1002) durchgeführt.