A semiconductor integrated circuit device comprises an n-type well 8-1 formed in a p-type silicon substrate 1, an n-type well 8-2 formed so as to surround a part of the substrate 1, in which a p.sup.- -type well is formed, a p.sup.- -type well 15-1 formed in the substrate 1, a p.sup.- -type well 15-2 formed in a part of the substrate 1, which is surrounded by the n-type well, an embedded n-type well 12-1 formed below the p.sup.- -type well 15-1, and an n-type well 12-2 which is formed below the p.sup.- -type well 15-2 and which is connected to the n-type well 8-2. Thus, it is possible to provide a semiconductor integrated circuit device capable of suppressing the increase of the number of photolithography steps and reducing the manufacturing costs. Alternatively, low-voltage n-channel MOS transistors QN1, QN2 and low-voltage p-channel MOS transistors QP1, QP2 are formed in a p-type well 214 and n-type well 213 of a p.sup.- -type silicon substrate 211, respectively, and high-voltage n-channel MOS transistors QN3, QN4 are formed in the substrate 211. The p-type well 214, in which the transistors QN1, QN2 are formed, and the p-type element isolating layer 215 of the element isolating regions for the transistors QN3, QN4 are simultaneously formed by ion implantation using a resist mask by the lithography on a flat surface having no step. The p-type well 214 and the p-type element isolating layer 215 have the same depth from the substrate surface of the element regions and the same impurity density. Thus, it is possible to provide a semiconductor integrated circuit device capable of achieving good element isolation characteristics, and a method for producing the same.

Un dispositif de circuit intégré de semi-conducteur comporte un n-type le puits 8-1 formé dans un p-type le substrat 1, un n-type le puits 8-2 de silicium formé afin d'entourer une partie du substrat 1, en lequel un p.sup. - - type puits est formé, un p.sup. - - type le puits 15-1 formé dans le substrat 1, un p.sup. - - le type le puits 15-2 a formé dans une partie du substrat 1, qui est entouré par le n-type bien, un n-type inclus le puits 12-1 formé au-dessous du p.sup. - - dactylographiez bien 15-1, et un n-type le puits 12-2 qui est formé au-dessous du p.sup. - - dactylographiez bien 15-2 et qui est relié au n-type le puits 8-2. Ainsi, il est possible de fournir un dispositif de circuit intégré de semi-conducteur capable de supprimer l'augmentation du nombre d'étapes de photolithographie et de réduire les coûts de fabrication. Alternativement, des transistors de basse tension de MOS de n-canal QN1, QN2 et transistors de basse tension QP1, QP2 de MOS de p-canal sont formés dans un p-type le puits 214 et n-type le puits 213 d'un p.sup. - - dactylographiez au substrat de silicium 211, respectivement, et aux transistors à haute tension QN3, QN4 de MOS de n-canal sont formés dans le substrat 211. Le p-type le puits 214, dans lequel les transistors QN1, QN2 sont formés, et le p-type la couche d'isolement 215 d'élément des régions d'isolement d'élément pour les transistors QN3, QN4 sont simultanément constitués par implantation ionique en utilisant un masque de résistance par la lithographie sur une surface plate n'ayant aucune étape. Le p-type le puits 214 et le p-type la couche d'isolement 215 d'élément ont la même profondeur de la surface de substrat des régions d'élément et de la même densité d'impureté. Ainsi, il est possible de fournir un dispositif de circuit intégré de semi-conducteur capable de réaliser de bonnes caractéristiques d'isolement d'élément, et une méthode pour produire la même chose.