The present invention relates to a system and method for using a place and route CAD tool for locating scan elements within a functional block of an integrated circuit (IC) in proximity to a clock trunk line to enable efficient transmission of scan data out of the IC for diagnostic purposes. A scan enable signal is preferably directed in a direction opposite the direction of scan data propagation to ensure that a scan element in a scan chain is emptied of its data before new data is written to that element. This process of reverse scan enable signal propagation direction is preferably practiced for all elements in the scan chain. The inventive approach preferably enables automated design to be employed in the placement and routing of the scan elements while still preventing race conditions, thereby enabling a single clock to be employed for the scan chain.

La présente invention concerne un système et une méthode pour l'usage d'un outil de DAO d'endroit et d'itinéraire pour plac des éléments de balayage dans un bloc fonctionnel d'un circuit intégré (IC) dans la proximité à une ligne interurbaine d'horloge pour permettre la transmission efficace des données de balayage hors de l'IC pour des buts diagnostiques. Un balayage permettent le signal est de préférence dirigé dans une direction vis-à-vis de la direction de la propagation de données de balayage pour s'assurer qu'un élément de balayage dans une chaîne de balayage est vidé de ses données avant que de nouvelles données soient écrites à cet élément. Ce processus de balayage renversé permettent la direction de propagation de signal est de préférence commis pour tous les éléments dans la chaîne de balayage. L'approche inventive permet de préférence à la conception automatisée d'être utilisée dans le placement et le cheminement des éléments de balayage tout en empêchant toujours la course conditionne, permettant de ce fait à une horloge simple d'être utilisée pour la chaîne de balayage.

 
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< Miniature monolithic optical demultiplexer

> Driving point model utilizing a realizable reduced order circuit for determining a delay of a gate driving an interconnect with inductance

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