The present invention relates to a method and apparatus for determining capacitance and charge models for MOS devices to be used in calculating delays in a timing verifier for a circuit. The models are generated by first creating a variety of configurations of MOS devices which vary the inputs to the source, drain, and gate. Such inputs may include rising and falling values as well as constant values at VDD and VSS. Simulations are run on all of the configurations using conditions anticipated for the circuit to be analyzed. Capacitance values obtained from the simulations are used to determine models based upon length and width of the MOS devices using standard curve fitting techniques. Models then can be used for determining delays within the circuit.

L'invenzione presente riguarda un metodo e l'apparecchio per la determinazione dei modelli della carica e di capacità affinchè i dispositivi del MOS sia usato nella calcolazione fa ritardare in una macchina verificatrice di sincronizzazione per un circuito. I modelli sono generati in primo luogo generando una varietà di configurazioni dei dispositivi del MOS che variano gli input alla fonte, vuotano e gate. Tali input possono includere i valori aumentanti e cadenti così come i valori costanti a VDD ed al VSS. Le simulazioni sono fatte funzionare su tutte le configurazioni usando le circostanze previste per il circuito da analizzare. I valori di capacità ottenuti dalle simulazioni sono usati per determinare i modelli basati sulla lunghezza e sulla larghezza dei dispositivi del MOS usando le tecniche standard del montaggio di curva. I modelli allora possono essere usati per la determinazione fa ritardare all'interno del circuito.