A method and system for equivalence checking of logical circuits using iterative circuit reduction and satisfiability techniques provide improved performance in computer-based verification and design tools. By intertwining a structural satisfiability solver and binary decision diagram functional circuit reduction method, computer-based tools can make more efficient use of memory and decrease computation time required to equivalence check large logical networks. Using the circuit reduction technique back-to-back with the simulation technique, optimum local and global circuit reduction are simultaneously achieved. By iterating between the structural and functional techniques, and adjusting the size of sub-networks being analyzed within a larger network, sub-networks can be reduced or eliminated, decreasing the amount of memory required to represent the next larger inclusive network.

Um método e um sistema para verificar de equivalência de circuitos lógicos usando técnicas iterativas da redução e do satisfiability do circuito fornecem o desempenho melhorado em ferramentas por computador da verificação e de projeto. Intertwining um método funcional estrutural da redução do solver do satisfiability e do circuito do diagrama binário da decisão, as ferramentas por computador podem fazer um uso mais eficiente da memória e diminuir o tempo da computação requerido às redes lógicas grandes da verificação de equivalência. Usando a técnica da redução do circuito back-to-back com a técnica da simulação, o optimum local e a redução global do circuito são conseguidos simultaneamente. Iterando entre as técnicas estruturais e funcionais, e ajustando o tamanho dos sub-networks que estão sendo analisados dentro de uma rede maior, os sub-networks podem ser reduzidos ou eliminado, diminuindo a quantidade de memória requerida para representar a rede inclusiva maior seguinte.