A method of securing a boot process for a computer system enables a processor to boot from a location identified by a boot vector. The method includes the step of disabling masking of a maskable address line in response to a processor initialization event. In one embodiment, an apparatus includes a processor coupled to a memory by at least one maskable address line wherein the memory is storing a first initialization instruction. The apparatus includes a mask control wherein the mask control disables masking of the maskable address line before the processor attempts to access the first initialization instruction in response to an initialization event. In one embodiment a processor chipset gates a first address mask control with an inhibit bit to generate a second address mask control. The second address mask control is independent of the first address mask control when the inhibit bit is set to a first value. The processor chipset sets the inhibit bit to the first value in response to a processor initialization event. In various embodiments the initialization event include at least one of an application of power to the processor, a processor RESET, or a processor INIT.

Un metodo di assicurazione del processo del caricamento del sistema per un sistema di elaborazione permette ad un processor di caricare il sistema da una posizione identificata da un vettore del caricamento del sistema. Il metodo include il punto di mascherare inabilitante di una linea maskable di indirizzo in risposta ad un evento di inizio del processor. In un incorporamento, un apparecchio include un processor accoppiato ad una memoria almeno da una linea maskable di indirizzo in cui la memoria sta memorizzando una prima istruzione di inizio. L'apparecchio include un controllo della mascherina in cui il controllo della mascherina inabilita mascherare della linea maskable di indirizzo prima che il processor tenti di accedere alla prima istruzione di inizio in risposta ad un evento di inizio. In un incorporamento un chipset del processor gates un primo controllo della mascherina di indirizzo con una punta di inibizione per generare un secondo controllo della mascherina di indirizzo. Il secondo controllo della mascherina di indirizzo è indipendente dal primo controllo della mascherina di indirizzo quando la punta di inibizione è regolata ad un primo valore. Il chipset del processor regola l'inibizione morsa al primo valore in risposta ad un evento di inizio del processor. In vari incorporamenti l'evento di inizio include almeno uno di un'applicazione di alimentazione al processor, ad una RISISTEMAZIONE del processor, o ad un processor INIT.

 
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