There is disclosed, for use in an analog to digital (ADC) converter, an ADC stage that receives a differential analog input signal, quantizes the differential analog input signal to a plurality of digital bits, and generates an output residue signal corresponding to a quantization error of the differential analog input signal. The ADC stage comprises: 1) a differential amplifier having an inverting input and a non-inverting input and a differential output comprising an inverting output and a non-inverting output; 2) a first capacitor having a first side and a second side and a second capacitor having a first side and a second side, wherein the second side of the first capacitor is coupled to the second side of the second capacitor and to the inverting input of the differential amplifier; 3) a third capacitor having a first side and a second side and a fourth capacitor having a first side and a second side, wherein the second side of the third capacitor is coupled to the second side of the fourth capacitor and to the non-inverting input of the differential amplifier; 4) a switch matrix for coupling the first sides of the first, second, third and fourth capacitors to selected ones of the first sides of the first, second, third and fourth capacitors, to selected ones of the inverting and non-inverting outputs of the differential amplifiers, and to selected ones of a positive reference voltage and a negative reference voltage; and 5) a switch control logic circuit for detecting a zero reference level crossing, wherein a voltage level on a preceding non-inverting output of a preceding ADC stage transitions from below a voltage level on a preceding inverting output of said preceding ADC stage to a voltage level above said voltage level on said preceding inverting output.

É divulgado, para o uso em um analog ao conversor (CAD) digital, um estágio do CAD que receba um sinal de entrada análoga diferencial, quantize o sinal de entrada análoga diferencial a um plurality de bocados digitais, e gere um sinal do resíduo da saída que corresponde a um erro da quantização do sinal de entrada análoga diferencial. O estágio do CAD compreende: 1) um amplificador diferencial que tem uma entrada invertendo e uma entrada non-invertendo e uma saída diferencial que compreendem uma saída invertendo e uma saída non-invertendo; 2) um primeiro capacitor que tem um primeiro lado e um segundo lado e um segundo capacitor que têm um primeiro lado e um segundo lado, wherein o segundo lado do primeiro capacitor é acoplado ao segundo lado do segundo capacitor e à entrada invertendo do amplificador diferencial; 3) um terceiro capacitor que tem um primeiro lado e um segundo lado e um quarto capacitor que têm um primeiro lado e um segundo lado, wherein o segundo lado do terceiro capacitor é acoplado ao segundo lado do quarto capacitor e à entrada non-invertendo do amplificador diferencial; 4) uma matriz de interruptor para acoplar primeiros os capacitores dos lados do primeiros, do segundo, o terceiro e o quarto aos selecionados primeiros dos capacitores dos lados do primeiros, do segundo, o terceiro e o quarto, aos selecionados das saídas invertendo e non-invertendo dos amplificadores diferenciais, e aos selecionados de uma tensão positiva da referência e de uma tensão negativa da referência; e 5) um circuito de lógica do controle do interruptor para detectar um cruzamento nivelado zero de referência, wherein um nível de tensão em uma saída non-invertendo precedendo de transições precedentes de um estágio do CAD abaixo de um nível de tensão em uma saída invertendo precedendo de estágio precedente dito do CAD a um nível de tensão acima de nível de tensão dito em saída invertendo precedendo dita.