A method and apparatus for a large-way, symmetric multiprocessor system using a bus-based cache-coherence protocol is provided. The distributed system structure contains an address switch, multiple memory subsystems, and multiple master devices, either processors, I/O agents, or coherent memory adapters, organized into a set of nodes supported by a node controller. Each of the processors may have multiple caches. The address switch connects to each of the node controllers and to each of the memory subsystems, and each of the memory subsystems connects to the address switch and to each of the node controllers. The node controller receives commands from a master device and queues commands received from a master device. The node controller has a deterministic delay between latching a snooped command broadcast by the address switch and presenting the command to the master devices on the node controller's master device buses. The memory subsystems contain a memory controller and a fixed delay pipe from the address port to the memory controller so that the memory subsystem has a deterministic delay between receiving a command from the address switch and presenting the command to the memory controller. The buses between the master devices, the node controllers, the address switch, and the memory subsystems are operable using a variety of bus protocols.

Un metodo e un apparecchio per un gran-senso, sistema simmetrico del multiprocessore che usando un protocollo bus-basato di nascondiglio-coerenza è fornito. La struttura distribuita del sistema contiene un interruttore di indirizzo, i sottosistemi multipli di memoria ed i dispositivi matrici multipli, processor, agenti di I/O, o adattatori coerenti di memoria, organizzati in serie dei nodi sostenuti da un regolatore di nodo. Ciascuno dei processor può avere nascondigli multipli. L'interruttore di indirizzo collega a ciascuno dei regolatori di nodo ed a ciascuno dei sottosistemi di memoria e ciascuno dei sottosistemi di memoria collega all'interruttore di indirizzo ed a ciascuno dei regolatori di nodo. Il regolatore di nodo riceve gli ordini da un dispositivo matrice e fa la coda gli ordini ricevuti da un dispositivo matrice. Il regolatore di nodo ha un deterministico fa ritardare fra la a d'aggancio snooped la radiodiffusione di ordine l'interruttore e presentando di indirizzo l'ordine ai dispositivi matrici sui bus matrici del dispositivo del regolatore di nodo. I sottosistemi di memoria contengono un regolatore di memoria e un fisso fa ritardare il tubo dall'orificio di indirizzo al regolatore di memoria in modo che il sottosistema di memoria abbia un deterministico faccia ritardare fra la ricezione dell'ordine dall'interruttore di indirizzo e presentare l'ordine al regolatore di memoria. I bus fra i dispositivi matrici, i regolatori di nodo, l'interruttore di indirizzo ed i sottosistemi di memoria sono operabili usando una varietà di protocolli del bus.