A method for timing and noise analysis in designing data processing chips is provided. The process begins by wiring all unconnected nets in the design and then using a 21/2 D capacitance extraction technique built into a detailed router to extract all of the wired nets. The data from the extracted nets is then process using a timing and analysis tool. Optimization programs are then used to generate fixes for any nets in the design which contribute to timing and noise failures. The present invention gives designers the capability of fast and accurate interconnect extraction within the routing tool. In addition, this technique is incremental. Any wiring changes can be quickly re-extracted, since only local information is required for extraction. This incremental capability allows designers to perform quick iterations of wiring, extraction and timing analysis.

Een methode voor timing en lawaaianalyse in wordt het ontwerpen van gegevensverwerkingsspaanders verstrekt. Het proces begint door alle afgekoppelde netten in het ontwerp te telegraferen en dan een 21/2 D techniek te gebruiken van de capacitieve weerstandsextractie die in een gedetailleerde router wordt gebouwd allen van de getelegrafeerde netten te halen. De gegevens van de gehaalde netten zijn dan proces dat een timing en analysehulpmiddel met behulp van. De programma's van de optimalisering worden dan gebruikt om moeilijke situaties voor om het even welke netten in het ontwerp te produceren die tot timing en lawaaimislukkingen bijdragen. De onderhavige uitvinding geeft ontwerpers het vermogen van snel en nauwkeurig onderling verbindt extractie binnen het het leiden hulpmiddel. Bovendien is deze techniek stijgend. Om het even welke bedradingsveranderingen kunnen snel worden opnieuw geëxtraheerd, aangezien slechts de lokale informatie voor extractie wordt vereist. Dit stijgende vermogen staat ontwerpers toe om snelle herhalingen van bedrading, extractie en timingsanalyse uit te voeren.