A microprocessor having an instruction queue capable of out-of-order instruction dispatch and efficiently detect full conditions is disclosed. The microprocessor may comprise a plurality of instruction execution pipelines, an instruction cache, and an instruction queue coupled to the instruction cache and execution pipelines. The instruction queue may comprise a plurality of instruction storage locations and may be configured to output up to a predetermined number of non-sequential out of order instructions per clock cycle. The microprocessor may be further configured with high speed control logic coupled to the instruction queue. Instead of determining exactly how many empty storage locations are present in the queue, the control logic may be configured to determine whether the number of non-overlapping strings of empty storage locations is greater than or equal to the number of estimated instructions currently on their way to being stored in the instruction queue. A data queue and method for managing a queue are also disclosed, as is a computer system utilizing the above-mentioned microprocessor.

Een microprocessor die een instructierij geschikt voor het bericht van de uit-van-ordeinstructie heeft en ontdekt efficiƫnt de volledige voorwaarden wordt onthuld. De microprocessor kan uit een meerderheid van de pijpleidingen van de instructieuitvoering, uit een instructiegeheim voorgeheugen, en uit een instructierij bestaan die aan de van de instructiegeheim voorgeheugen en uitvoering pijpleidingen wordt gekoppeld. De instructierij kan uit een meerderheid van de plaatsen van de instructieopslag bestaan en kan aan output tot een vooraf bepaald aantal van non-sequential uit ordeinstructies per klokcyclus worden gevormd. De microprocessor kan verder met de hoge logica worden gevormd van de snelheidscontrole die aan de instructierij wordt gekoppeld. In plaats van precies het bepalen van hoeveel lege opslagplaatsen in de rij aanwezig zijn, kan de controlelogica worden gevormd om te bepalen of het aantal niet-overlapt koorden van lege opslagplaatsen groter dan of gelijk aan het aantal geschatte instructies momenteel op hun manier aan wordt opgeslagen in de instructierij is. Een een gegevensrij en methode om een rij worden te leiden ook onthuld, zoals een computersysteem is dat de bovengenoemde microprocessor gebruikt.

 
Web www.patentalert.com

< (none)

< Massively parallel instruction predecoding

> Pipeline operation method and pipeline operation device to interlock the translation of instructions based on the operation of a non-pipeline operation unit

> (none)

~ 00046