A logic synthesis constraint generating method for generating a delay constraint for a logical circuit having a hierarchical structure of blocks, comprises a step of receiving information of a logical circuit including the hierarchical structure divided by the block, an internal delay of each block, and a delay between the blocks, a delay distributing constraint of the logical circuit, and the target library information of the logical circuit; a step of storing the received information of the logical circuit, delay distributing constraint of the logical circuit, and target library information of the logical circuit; a step of performing a timing analysis on the information of the logical circuit and the delay distributing constraint of the logical circuit stored in the circuit database process; and a step of, when distributing the delay distributing constraint of the logical circuit as a logic synthesis delay constraint, receiving the ratio of each delay at a lower hierarchy excepting the delay of a circuit to be optimized for logic synthesis, and distributing the value obtained by subtracting the delay of the circuit to be synthesized logically from a constraint of a path according to the ratio of the delay of the lower hierarchy to each hierarchy as the logic synthesis delay constraint.

Un vincolo di sintesi di logica generando il metodo per la generazione fa ritardare il vincolo per un circuito logico che ha una struttura gerarchica dei blocchi, contiene un punto ricezione delle informazioni di un circuito logico compreso la struttura gerarchica divisa dal blocco, un interno fa ritardare di ogni blocco e fa ritardare fra i blocchi, fa ritardare il vincolo di distribuzione del circuito logico e le informazioni della biblioteca dell'obiettivo del circuito logico; un punto di memorizzare le informazioni ricevute del circuito logico, fa ritardare distribuire il vincolo del circuito logico e le informazioni della biblioteca dell'obiettivo del circuito logico; un punto di effettuazione dell'analisi di sincronizzazione sulle informazioni del circuito logico e fa ritardare il vincolo di distribuzione del circuito logico immagazzinato nel processo della base di dati del circuito; e un punto di quando distribuire fa ritardare il vincolo di distribuzione del circuito logico mentre una sintesi di logica fa ritardare il vincolo, ricevente il rapporto di ciascuno fa ritardare ad una gerarchia più bassa salvo fa ritardare di un circuito da ottimizzare per la sintesi di logica e distribuire il valore ottenuto sottraendo fa ritardare del circuito da sintetizzare logicamente da un vincolo di un percorso secondo il rapporto del fa ritardare della gerarchia più bassa ad ogni gerarchia mentre la sintesi di logica fa ritardare il vincolo.