In the present invention a method is described to produce a whole chip timing verification that includes the effects of voltage variation on delay. This is done by creating a netlist, defining cell input and output (I/O) delay paths, and calculating the difference timing caused by differences in power supply voltage. The incremental I/O path delay is calculated by adding delay changes caused by all power pins. Whole chip timings are generated without consideration to voltage drops and then modified using the incremental path delay. The modified whole chip timing data file is used with traditional timing verification tools to perform a whole chip cell level timing verification.

Na invenção atual um método é descrito para produzir uma verificação inteira do sincronismo da microplaqueta em que inclua os efeitos da variação da tensão atrase. Isto é feito criando um netlist, definir a entrada da pilha e a saída (I/O) atrasa trajetos, e cálculo do sincronismo da diferença causado por diferenças na tensão da fonte de alimentação. O trajeto incremental de I/O atrasa é calculado adicionando atrasa as mudanças causadas por todos os pinos do poder. Os sincronismos inteiros da microplaqueta são gerados sem consideração às quedas de tensão e modificado então usar o trajeto incremental atrasa. O arquivo de dados de inteiro modificado do sincronismo da microplaqueta é usado com as ferramentas tradicionais da verificação do sincronismo executar uma verificação inteira do sincronismo do nível da pilha da microplaqueta.