A method and apparatus for reducing the latency of a cycle initiated by a bus-mastering agent to a memory array is described. The method and corresponding apparatus involves partially decoding a current memory cycle to generate intermediate signals and providing one or more "safe" indicator signals indicating the status of a previous memory cycle. A circuit receives the intermediate signals and the one or more safe indicator signals, and determines whether it is safe to issue a chip select to the memory array, notwithstanding the fact that the command to be issued to the memory array is not yet known. If the cycle is a page-hit, then no further commands or chip select signals are required for the balance of the memory cycle. If the cycle is a row-miss or page-miss, further chip select assertions are required and the responsibility to assert the chip select signal is transferred from the device to a finite state machine.

Une méthode et un appareil pour ramener la latence d'un cycle lancé par un agent demaîtrise à une rangée de mémoire est décrite. La méthode et l'appareil correspondant implique de décoder partiellement un cycle courant de mémoire pour produire des signaux intermédiaires et de fournir un ou plusieurs signaux "sûrs" d'indicateur indiquant le statut d'un cycle précédent de mémoire. Un circuit reçoit les signaux intermédiaires et les un ou plusieurs signaux sûrs d'indicateur, et détermine s'il est sûr de publier un morceau choisi à la rangée de mémoire, malgré le fait que la commande d'être publié à la rangée de mémoire n'est pas encore connu. Si le cycle est page-frappait, alors aucune autre commande ou signal choisi de morceau n'est exigée pour l'équilibre du cycle de mémoire. Si le cycle est rangée-manquez ou page-manquez, des affirmations choisies davantage de de morceau sont exigées et la responsabilité d'affirmer le signal choisi de morceau est transférée à partir du dispositif à une machine d'état fini.

 
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