An integrated circuit memory device includes a wordline stress mode arrangement and a storage cell initialization arrangement with the array of storage cells. In the wordline stress mode arrangement, a plurality of wordlines are run across the array. Each wordline is connected with the gates of transfer transistors of a different row of the storage cells. A decoder, responsive to a control signal, simultaneously applies a supply voltage to the wordlines. The supply voltage may be provided by a selectable magnitude external source. In the cell initialization arrangement, a plurality of complementary pairs of bitlines are run across the array. Each complementary pair of the bitlines interconnects with the storage cells in a separate column of the array. A precharge circuit is arranged for precharging the bitlines to a precharge voltage. a precharge disabling circuit, responsive to the control signal, disables the precharge circuit from applying the precharge voltage and supplies an alterntive voltage to the pairs of bitlines. A separate amplifier is connected with each separate pair of complementary bitlines. A control circuit, responsive to the control signal, disables operation of the amplifiers when the alternative voltage is supplied to the pairs of bitlines. Considerable testing time can be saved. Burn in stress testing can be eliminated.

Un bloc de mémoires de circuit intégré inclut un arrangement de mode d'effort de wordline et un arrangement d'initialisation de cellules de stockage avec le choix de cellules de stockage. Dans l'arrangement de mode d'effort de wordline, une pluralité de wordlines sont courues à travers la rangée. Chaque wordline est relié aux portes des transistors de transfert d'une rangée différente des cellules de stockage. Un décodeur, sensible à un signal de commande, s'applique simultanément une tension d'alimentation aux wordlines. La tension d'alimentation peut être fournie par une source extérieure de grandeur sélectionnable. Dans l'arrangement d'initialisation de cellules, une pluralité de paires complémentaires de bitlines sont courues à travers la rangée. Chaque paire complémentaire des bitlines relie ensemble avec les cellules de stockage dans une colonne séparée de la rangée. Un circuit de pré-charge est assuré précharger les bitlines à une tension de pré-charge. un circuit de neutralisation de pré-charge, sensible au signal de commande, neutralise le circuit de pré-charge d'appliquer la tension de pré-charge et fournit une tension alterntive aux paires de bitlines. Un amplificateur séparé est relié à chacun paire séparée de bitlines complémentaires. Un circuit de commande, sensible au signal de commande, neutralise le fonctionnement des amplificateurs quand la tension alternative est fournie aux paires de bitlines. Le temps d'essai considérable peut être sauvé. On peut éliminer la brûlure dans l'essai d'effort.