Methods and apparatuses for designing a plurality of integrated circuits (ICs) from a language representation of hardware. In one example of a method, a technology independent RTL (register transfer level) netlist is partitioned between representations of a plurality of ICs. In a typical example of the method, a hardware description language (HDL) code is written and compiled without regard to splitting the design among multiple ICs. After compilation, a partition of the technology independent RTL netlist, obtained from the compilation, is performed among the multiple ICs. After a partition, the technology independent RTL netlist is mapped to a particular target technology (e.g. a particular IC vendor's architecture for implementing logic circuitry), and place and route tools may be used to create the design in multiple ICs (e.g. field programmable gate arrays). In an example of another method, an HDL code is compiled to produce an RTL netlist representation which specifies a plurality of ICs in which logic, designed for placement on one of the plurality of ICs, is replicated for placement on another one of the plurality of ICs. In a typical example of this method, the HDL code is written and compiled without regard to splitting the design among multiple ICs and a partition operation is performed on the RTL netlist from the results of the compiled HDL code. The partition operation produces multiple ICs and selected logic may then be replicated on the multiple ICs. In an example of another method, an HDL code is compiled to produce an RTL netlist representation which includes at least one RTL component. The one RTL component is split into multiple RTL components, each of which is designed for placement on a separate IC.

Methoden und Apparate für das Entwerfen einer Mehrzahl der integrierter Schaltungen (ICs) von einer Sprachendarstellung der Kleinteile. In einem Beispiel einer Methode, wird ein Technologie unabhängiges RTL (Registerübergangsniveau) netlist zwischen Darstellungen einer Mehrzahl von ICs verteilt. In einem typischen Beispiel der Methode, wird ein Kleinteilbeschreibung Sprachen (HDL) Code ohne Rücksicht auf das Aufspalten des Designs unter mehrfachem ICs geschrieben und kompiliert. Nach Kompilation wird ein Fach des Technologie unabhängigen RTL netlist, erreicht von der Kompilation, unter dem mehrfachen ICs durchgeführt. Nach einem Fach wird das Technologie unabhängige RTL netlist zu einer bestimmten Zieltechnologie (z.B. Architektur eines bestimmten IS-Verkäufers für einführenden Logikschaltkreis) abgebildet, und Platz und Wegwerkzeuge können benutzt werden, um das Design in mehrfachem ICs zu verursachen (z.B. fangen Sie programmierbare Gatteranordnungen auf). In einem Beispiel einer anderen Methode, wird ein HDL Code kompiliert, um eine RTL netlist Darstellung zu produzieren, die eine Mehrzahl von ICs spezifiziert, in der die Logik, bestimmt für Plazierung auf einer der Mehrzahl von ICs, für Plazierung auf einer anderen der Mehrzahl von ICs wiederholt wird. In einem typischen Beispiel dieser Methode, wird der HDL Code geschrieben und kompiliert ohne Rücksicht auf das Aufspalten des Designs unter mehrfachem ICs und einem Fachbetrieb wird am RTL netlist von den Resultaten des kompilierten HDL Codes durchgeführt. Der Fachbetrieb produziert mehrfaches ICs und vorgewählte Logik kann auf dem mehrfachen ICs dann wiederholt werden. In einem Beispiel einer anderen Methode, wird ein HDL Code kompiliert, um eine RTL netlist Darstellung zu produzieren, die mindestens einen RTL Bestandteil einschließt. Der ein RTL Bestandteil wird in mehrfache RTL Bestandteile aufgespaltet, von denen jeder für Plazierung auf einer unterschiedlichen IS bestimmt ist.