An apparatus and method is disclosed for providing a phase locked loop clock divider circuit utilizing a high speed linear feedback shift register. A plurality of pre-load flip flop (PLFF) circuits and multiplexers are coupled to a plurality of linear feedback shift register (LFSR) flip flop units and multiplexers. The PLFF circuits hold two initial LFSR sequence values. A load enable signal to the PLFF multiplexers and LFSR multiplexers is high for two input clock cycles. The present invention is capable of operating at high frequencies due to a shortened critical timing path.

Un materiale e un metodo è rilevato per fornire un circuito del divisore dell'orologio del ciclo bloccato fase che utilizza un registro a scorrimento lineare ad alta velocità di risposte. Una pluralità di circuiti di flop di vibrazione del pre-load (PLFF) ed i multiplexor sono accoppiati ad una pluralità di unità e di multiplexor lineari di flop di vibrazione del registro a scorrimento di risposte (LFSR). I circuiti di PLFF tengono due valori iniziali di sequenza di LFSR. Un carico permette il segnale ai multiplexor di PLFF ed i multiplexor di LFSR è alti per due cicli di orologio immessi. La presente invenzione è capace di funzionamento alle frequenze dovuto un percorso cronometrante critico ridotto.