A fully-associative translation lookaside buffer structure for a computer system includes a first-level TLB0 memory having a plurality of entries and a second-level TLB1 memory operatively coupled to the first level TLB0 memory. The second-level TLB1 memory also has a plurality of entries. Entries are placed in the TLB0 and TLB1 structure as a result of software controlled translation register operations and hardware controlled translation cache operations. Logic controlling TLB0 treats both operations the same way and uses a hardware replacement algorithm to determine the entry index. Logic controlling TLB1 uses a hardware replacement algorithm to determine the entry index for translation cache entries, and use an index provided within the insertion instruction to determine the entry index for translation register operations.

Una struttura pieno-associativa dell'amplificatore di lookaside di traduzione per un sistema di elaborazione include una memoria first-level TLB0 che hanno una pluralità di entrate e una memoria del secondo-livello TLB1 accoppiato attivamente alla prima memoria del livello TLB0. La memoria del secondo-livello TLB1 inoltre ha una pluralità di entrate. Le entrate sono disposte nella struttura TLB0 e TLB1 come conseguenza dei funzionamenti del registro di traduzione controllati software e dei funzionamenti del nascondiglio di traduzione controllati fissaggi. La logica che controlla TLB0 tratta entrambi funzionamenti lo stesso senso ed usa una procedura del rimontaggio dei fissaggi per determinare l'indice dell'entrata. La logica che controlla TLB1 usa una procedura del rimontaggio dei fissaggi per determinare l'indice dell'entrata per le entrate del nascondiglio di traduzione ed usa un indice fornito all'interno dell'istruzione di inserzione per determinare l'indice dell'entrata per i funzionamenti del registro di traduzione.