A physical layer device (PHY) device in an Ethernet LAN is configured to permit ease of testing of its transmitter logic. The PHY device comprises a reset extension circuit for latching on the clock signals from a phase-locked loop (PLL) after the PLL has stabilized upon power-up or reset. The PHY device transmits a known valid bit pattern for testing purposes. A signal analyzer receives the transmitted bit pattern from the PHY device and compares the received bit pattern with a known valid bit pattern. A match indicates the proper operation of the PHY device transmitter logic.

Um dispositivo do dispositivo da camada física (PHY) em um LAN do Ethernet é configurarado para permitir a facilidade de testar de sua lógica do transmissor. O dispositivo de PHY compreende um circuito da extensão da restauração para trancar nos sinais do pulso de disparo de um laço fase-phase-locked (PLL) depois que o PLL se estabilizou em cima da ligação inicial ou da restauração. O dispositivo de PHY transmite um teste padrão de bocado válido sabido para finalidades testando. Um analisador do sinal recebe o teste padrão de bocado transmitido do dispositivo de PHY e compara o teste padrão de bocado recebido com um teste padrão de bocado válido sabido. Um fósforo indica a operação apropriada da lógica do transmissor do dispositivo de PHY.