A memory system includes an interconnect structure with a high speed channel and a low speed channel. A memory device with interface circuitry is coupled to the interconnect structure. The interface circuitry includes a high power interface for coupling to the high speed channel and a low power interface for coupling to the low speed channel. The memory device is operative in a low power mode and a high power mode. A memory controller is coupled to the high speed channel and the low speed channel of the interconnect structure. The memory controller is configured to transmit control information over the low speed channel to set the power mode of the memory device. The memory device is operative in a low power mode during which high power receiver circuits are turned off. The memory device is also operative in a nap mode during which an internal clock compensation circuit is left on to preserve phase information. The memory system may include multiple memory devices coupled to a daisy chained lead of the interconnect structure. The memory controller may be configured to apply control information to the interconnect structure as an encoded device identification word. The memory devices may each include a decoder for interpreting the encoded device identification word. The memory controller may be configured to apply a memory device selection signal to the interconnect structure to selectively enable the memory devices.

Un système de mémoire inclut une structure d'interconnexion avec un canal à grande vitesse et un canal à vitesse réduite. Un bloc de mémoires avec des circuits d'interface est couplé à la structure d'interconnexion. Les circuits d'interface incluent une interface de puissance élevée pour coupler au canal à grande vitesse et une basse interface de puissance pour coupler au canal à vitesse réduite. Le bloc de mémoires est opératif en bas mode de puissance et mode de puissance élevée. Un contrôleur de mémoire est couplé au canal à grande vitesse et au canal à vitesse réduite de la structure d'interconnexion. Le contrôleur de mémoire est configuré pour transmettre des paramètres au-dessus du canal à vitesse réduite pour placer le mode de puissance du bloc de mémoires. Le bloc de mémoires est opératif en bas mode de puissance pendant lequel des circuits de récepteur de puissance élevée sont arrêtés. Le bloc de mémoires est également employé en mode de petit somme pendant lequel un circuit interne de compensation d'horloge est laissé dessus à l'information de phase de conserve. Le système de mémoire peut inclure les blocs de mémoires multiples couplés à une avance enchaînée par marguerite de la structure d'interconnexion. Le contrôleur de mémoire peut être configuré pour s'appliquer des paramètres à la structure d'interconnexion comme mot codé d'identification de dispositif. Les blocs de mémoires peuvent chacun inclure un décodeur pour interpréter le mot codé d'identification de dispositif. Le contrôleur de mémoire peut être configuré pour appliquer un signal de choix de bloc de mémoires à la structure d'interconnexion pour permettre sélectivement les blocs de mémoires.