A method and computer readable medium are provided for analyzing the integrity of a sensitivity list for a process statement in a hardware description language file. An example of a hardware description language to which the method can be applied is VHDL. The method compares an actual sensitivity list from a hardware description language file to an expected sensitivity list that includes one or more parameters expected to appear in the actual sensitivity list. In the event the actual sensitivity list deviates from the expected sensitivity list, the integrity of the actual sensitivity lists is compromised. In this case, an advisory can be generated to identify the deviation, and note its location within the hardware description language file. In this manner, the designer can quickly find the defective sensitivity list and correct it prior to simulation. A sensitivity list verification method can significantly reduce the time and effort involved in sensitivity list debugging. Consequently, the designer can devote more time and resources to the design effort and the end objective of producing the subject design. In many cases, reduction of debugging costs will bear significantly on the final cost of the design. At the same time, reduction of debugging time can shorten the design cycle.

Un método y un medio legible por computador se proporcionan para analizar la integridad de una lista de la sensibilidad para una declaración de proceso en un archivo del idioma descriptivo del hardware. Un ejemplo de un idioma descriptivo del hardware a el cual el método pueda ser aplicado es VHDL. El método compara una lista real de la sensibilidad de un archivo del idioma descriptivo del hardware a una lista prevista de la sensibilidad que incluya unos o más parámetros esperados para aparecer en la lista real de la sensibilidad. En el acontecimiento que la lista real de la sensibilidad se desvía de la lista prevista de la sensibilidad, la integridad de las listas reales de la sensibilidad se compromete. En este caso, un consultivo se puede generar para identificar la desviación, y observa su localización dentro del archivo del idioma descriptivo del hardware. De este modo, el diseñador puede encontrar rápidamente la lista defectuosa de la sensibilidad y corregirla antes de la simulación. Un método de la verificación de la lista de la sensibilidad puede reducir perceptiblemente el tiempo y el esfuerzo implicados en eliminar errores de la lista de la sensibilidad. Por lo tanto, el diseñador puede dedicar más tiempo y recursos al esfuerzo del diseño y al objetivo final de producir el diseño sujeto. En muchos casos, la reducción de los costes el eliminar errores llevará perceptiblemente en el coste final del diseño. En el mismo tiempo, la reducción del tiempo el eliminar errores puede acortar el ciclo del diseño.