A processor employs a first instruction cache, a second instruction cache, and a fetch unit coupled to the first instruction cache and the second instruction cache. The fetch unit generates a branch target address responsive to a branch instruction which includes a displacement. Additionally, the fetch unit selects one of the first instruction cache and the second instruction cache from which to fetch instructions stored at the branch target address responsive to a size of the displacement.

Ein Prozessor setzt einen ersten Anweisung Pufferspeicher, einen zweiten Anweisung Pufferspeicher und eine holenmaßeinheit, die zum ersten Anweisung Pufferspeicher und zum zweiten Anweisung Pufferspeicher verbunden wird ein. Die holenmaßeinheit erzeugt eine Niederlassung Zieladresse, die einem Verzweigungsbefehl entgegenkommend ist, der eine Versetzung einschließt. Zusätzlich wählt die holenmaßeinheit ein des ersten Anweisung Pufferspeichers und des zweiten Anweisung Pufferspeichers vor, von denen, Anweisungen zu holen an der Niederlassung Zieladresse speicherte, die einer Größe der Versetzung entgegenkommend ist.