Access to a memory is arbitrated by a memory arbiter. A plurality of first counters in the memory arbiter decrements service periods associated with isochronous memory requests, and a second counter decrements a service period associated with asynchronous memory requests, with the service periods for the first and second memory requests together comprising a schedule period. A scheduler logic circuit receives isochronous and asynchronous memory requests and generates a grant signal to service a received asynchronous request during the schedule period if time remains in the second counter. If there are any maintenance events signaled, the memory arbiter may correspondingly decrease the service period for the asynchronous request while the maintenance event is performed.

El acceso a una memoria es arbitrado por un árbitro de la memoria. Una pluralidad de primera contradice en los períodos del servicio de los decrementos del árbitro de la memoria asociados a peticiones isócronas de la memoria, y los segundos decrementos contrarios que un período del servicio se asoció a peticiones asincrónicas de la memoria, con los períodos del servicio para la primera y segunda memoria solicita junto abarcar un período del horario. Un circuito de lógica del planificador recibe peticiones isócronas y asincrónicas de la memoria y genera una señal de la concesión de mantener una petición asincrónica recibida durante el período del horario si sigue habiendo el tiempo en el segundo contrario. Si hay algunos acontecimientos del mantenimiento señalados, el árbitro de la memoria puede disminuir correspondientemente el período del servicio para la petición asincrónica mientras que se realiza el acontecimiento del mantenimiento.