General purpose parallel computer, latency reduction MIMD, with multiple
processors, and multiple memory address spaces, wherein processors (SPU)
are redundantly replicated on each memory (M) bus (C-BUS) and,
formed/connected as either master-active or slave-active of the bus and to
interface a suitable communication structure (A-S) for transferring among
themselves the process context and the bus control, in such a way to
execute in turn a unique migrant sequential process per bus (C-BUS), and
wherein each processor is also directly and tightly coupled with devoted
private buses (P-P) to one corresponding processor of another one bus
(C-BUS) in a way to form, between distinct buses (C-BUS), biprocessor
pairs (DPU) capable of allowing communication and synchronization of the
parallel migrant processes.
De algemeen doel parallelle computer zich, latentievermindering MIMD, met veelvoudige bewerkers, en de veelvoudige ruimten van het geheugenadres, waarin de bewerkers (SPU) redundantly op elke geheugen(M) bus (c-BUS) en worden herhaald,/verbonden als of hoofd-actief of slaaf-actief van de bus en vormde om een geschikte communicatie structuur (ZOALS) voor om te zetten het overbrengen van onder zich de procescontext en de buscontrole, op een dergelijke manier om een uniek migrerend opeenvolgend proces per bus (c-BUS) beurtelings uit te voeren, en waarin elke bewerker ook direct en strak wordt gekoppeld aan toegewijde privé bussen (pp) aan één overeenkomstige bewerker van een andere één bus (c-BUS) op een manier aan and multiple memory address spaces, wherein processors (SPU) are redundantly replicated on each memory (M) bus (C-BUS) and, formed/connected as either master-active or slave-active of the bus and to interface a suitable communication structure (A-S) for transferring among themselves the process context and the bus control, in such a way to execute in turn a unique migrant sequential process per bus (C-BUS), and wherein each processor is also directly and tightly coupled with devoted private buses (P-P) to one corresponding processor of another one bus (C-BUS) in a way to form, between distinct buses (C-BUS), biprocessor pairs (DPU) capable of allowing communication en synchronisatie van de parallelle migrerende processen.
