A data transfer system including a system having successive stages
connected in series. Each of the stages performs a partial operation
necessary for transferring data in synchronism with a control clock, and
the system transfers data by sequentially operating the stages and
performs pipeline control to allow two or more stages to simultaneously
transfer data. The data transfer system also includes a clock generating
circuit that generates internal clock signals based on an external clock
signal supplied to the system, and a clock switching circuit that
selectively switches the external clock signal and the internal clock
signals generated by the clock generating circuit to control the operation
of each of the stages. In one embodiment, the clock generating circuit
generates the internal clock signals based on a selected latency by
sequentially delaying the external clock signal. Accordingly, the data
transfer system can flexibly cope with various latency requirements
without having to change the number of data transfer stages or the control
of the individual stages.
Un sistema de transferencia de datos incluyendo un sistema que hace etapas sucesivas conectar en serie. Cada uno de las etapas realiza una operación parcial necesaria para los datos de transferencia en sincronismo con un reloj del control, y el sistema transfiere datos secuencialmente funcionando las etapas y realiza control de la tubería para permitir que dos o más etapas transfieran simultáneamente datos. El sistema de transferencia de datos también incluye un reloj que genera el circuito que genera las señales internas del reloj basadas en una señal externa del reloj provista al sistema, y un circuito de la conmutación del reloj que cambie selectivamente la señal externa del reloj y las señales internas del reloj generadas por el reloj que genera el circuito al control la operación de cada uno de las etapas. En una encarnación, el reloj que genera el circuito genera las señales internas del reloj basadas en un estado latente seleccionado por secuencialmente delaying la señal externa del reloj. Por consiguiente, el sistema de transferencia de datos puede hacer frente fexiblemente a varios requisitos del estado latente sin tener que cambiar el número de las etapas de la transferencia de datos o el control de las etapas individuales.
