A load/store instruction control method of a microprocessor according to the present invention has a feature as follows. The circuit implements non-blocking cache which does not allow a pipeline process of a microprocessor to stop even if a cache miss by load/store instructions occurs. When the load instruction for a no-write allocate area directly storing a store-data to a lower layer memory in a cache hierarchy at time of a cache-miss initiates the cache-miss, and a subsequent store instruction initiates the cache-miss for the same cache line as that of the preceding load instruction, during a refill process of the DCACHE by the preceding load instruction or after the refill process, the store-data by the subsequent store instruction is stored to a corresponding cache line. Consequently, unconformity of data such as only the lower layer memory in the cache hierarchy holds a new data and only the DCACHE holds an old data does not occur.

Een lading/een de controlemethode van de opslaginstructie van een microprocessor volgens de onderhavige uitvinding hebben als volgt een eigenschap. De kring voert non-blocking geheim voorgeheugen uit dat geen pijpleidingsproces van een microprocessor aan einde toestaat zelfs als geheim voorgeheugenjuffrouw door lading/opslaginstructies voorkomt. Wanneer de ladingsinstructie voor geen-schrijft wijs gebied direct opslaand een opslag-gegeven aan een lager laaggeheugen in toe een geheim voorgeheugenhiƫrarchie in tijd van voorgeheugen-juffrouw in werking stelt voorgeheugen-juffrouw, en een verdere opslaginstructie stelt voorgeheugen-juffrouw voor de zelfde geheim voorgeheugenlijn zoals in werking dat van de voorafgaande ladingsinstructie, tijdens een nieuwe vullingsproces van DCACHE door de voorafgaande ladingsinstructie of na het nieuwe vullingsproces, wordt het opslag-gegeven door de verdere opslaginstructie opgeslagen aan een overeenkomstige geheim voorgeheugenlijn. Derhalve houdt de strijdigheid van gegevens zoals slechts het lagere laaggeheugen in de geheim voorgeheugenhiƫrarchie een nieuw gegeven en slechts houdt DCACHE oude gegevens niet voorkomen.

 
Web www.patentalert.com

< (none)

< Predecoding multiple instructions as one combined instruction and detecting branch to one of the instructions

> Data cache having store queue bypass for out-of-order instruction execution and method for same

> (none)

~ 00030