An electronic design automation system provides optimization of RTL models of electronic designs, to produce detailed constraints and data precisely defining the requirements for the back-end flows leading to design fabrication. The system takes a RTL model of an electronic design and maps it into an efficient, high level hierarchical representation of the hardware implementation of the design. Automatic partitioning partitions the hardware representation into functional partitions, and creates a fully characterized performance envelope for a range of feasible implementations for each of the partitions, using accurate placement based wire load models. Chip-level optimization selects and refines physical implementations of the partitions to produce compacted, globally routed floorplans. Chip-level optimization iteratively invokes re-partitioning passes to refine the partitions and to recompute the feasible implementations. In this fashion, a multiple-pass process converges on an optimal selection of physical implementations for all partitions for the entire chip that meet minimum timing requirements and other design goals. The system outputs specific control and data files which thoroughly define the implementation details of the design through the entire back-end flow process, thereby guaranteeing that the fabricated design meets all design goals without costly and time consuming design iterations.

Ένα ηλεκτρονικό σύστημα αυτοματοποίησης σχεδίου παρέχει τη βελτιστοποίηση των προτύπων RTL των ηλεκτρονικών σχεδίων, για να παραγάγει τους λεπτομερείς περιορισμούς και τα στοιχεία καθορίζοντας ακριβώς τις απαιτήσεις για τις ροές οπίσθιου μέρους που οδηγούν στην επεξεργασία σχεδίου. Το σύστημα παίρνει ένα πρότυπο RTL ενός ηλεκτρονικού σχεδίου και το χαρτογραφεί σε μια ιεραρχική αντιπροσώπευση αποδοτικού, υψηλού επιπέδου της εφαρμογής υλικού του σχεδίου. Ο αυτόματος χωρισμός χωρίζει την αντιπροσώπευση υλικού στα λειτουργικά χωρίσματα, και δημιουργεί έναν πλήρως χαρακτηρισμένο φάκελο απόδοσης για μια σειρά των εφικτών εφαρμογών για κάθε ένα από τα χωρίσματα, χρησιμοποιώντας τα ακριβή βασισμένα στην τοποθέτηση πρότυπα φορτίων καλωδίων. Η τσιπ-ισόπεδη βελτιστοποίηση επιλέγει και καθαρίζει τις φυσικές εφαρμογές των χωρισμάτων στα προϊόντα που συμπιέζονται, καθοδήγησε συνολικά floorplans. Η τσιπ-ισόπεδη βελτιστοποίηση επικαλείται iteratively τον επαν-χωρισμό των περασμάτων για να καθαρίσει τα χωρίσματα και στο recompute οι εφικτές εφαρμογές. Με αυτό τον τρόπο, μια διαδικασία πολλαπλάσιος-περασμάτων συγκλίνει σε μια βέλτιστη επιλογή των φυσικών εφαρμογών για όλα τα χωρίσματα για το ολόκληρο τσιπ που καλύπτουν τις ελάχιστες απαιτήσεις συγχρονισμού και άλλους στόχους σχεδίου. Τα αποτελέσματα συστημάτων συγκεκριμένα ελέγχουν και τα αρχεία στοιχείων που καθορίζουν λεπτομερώς τις λεπτομέρειες της εκτέλεσης του σχεδίου μέσω της ολόκληρης διαδικασίας ροής οπίσθιου μέρους, με αυτόν τον τρόπο εγγμένος ότι το κατασκευασμένο σχέδιο συναντά όλους τους στόχους σχεδίου χωρίς επαναλήψεις σχεδίου δαπανηρής και χρονικής κατανάλωσης.