An apparatus and method are provided that preserve data coherency within a DDR SRAM without sacrificing SRAM performance. The presence of a read-following-double-write (RFDW) condition is detected and data is prevented from being output from the SRAM following detection of the RFDW condition until coherent data is available. To detect an RFDW condition, preferably a double write signal is detected during a double write operation, and the double write signal is latched. A read signal also is detected during a read operation and the latched double write signal is compared to the read signal. If both the latched double write signal and the read signal are in a logic state that indicates that each is being performed, the RFDW condition is deemed detected. To prevent data from being pre-maturely output from the SRAM, the off chip driver circuitry of the SRAM preferably is maintained in a tri-state condition and data within a write buffer of the SRAM preferably is blocked until coherent data is available. A circuit for preserving data coherency in DDR SRAM circuitry is provided.

Un matériel et une méthode sont à condition que concordance de données de conserve dans un DDR SRAM sans sacrifier l'exécution de SRAM. La présence d'un état de l'lire-suivre-double-inscription (RFDW) est détectée et des données sont empêchées de l'production du SRAM après la détection de l'état de RFDW jusqu'à ce que les données logiques soient disponibles. Pour détecter un état de RFDW, de préférence un double écrit le signal est détecté pendant un double écrit l'opération, et les doubles écrivent le signal sont verrouillés. Un signal lu également est détecté pendant une opération "lecture" et le double verrouillé écrivent le signal est comparé au signal lu. Si le double verrouillé écrivent le signal et le signal lu sont dans un déclarer de logique qui indique que chacun est exécuté, l'état de RFDW est considéré détecté. Pour empêcher des données d'être pr3maturément produite du SRAM, au loin les circuits de conducteur de morceau du SRAM de préférence sont maintenus en état de trois états et des données dans un amortisseur d'inscription du SRAM de préférence sont bloquées jusqu'à ce que les données logiques soient disponibles. Un circuit pour préserver la concordance de données dans des circuits de DDR SRAM est fourni.