A computer is provided having a bus interface unit coupled between a processor bus, a peripheral bus, and a memory bus. The bus interface unit includes a processor controller linked to the processor bus for controlling the transfer of cycles from the processor to the peripheral bus and memory bus. Those cycles are initially forwarded as a request, whereby the processor controller includes a memory request queue separate from a peripheral request queue. Requests from the memory and peripheral request queues can be de-queued concurrently to the memory and peripheral buses. This enhances throughput of read and write requests; however, proper ordering of data returned as a result of read requests and data transferred as a result of write requests must be ensured. An in-order queue is also present in the processor controller which records the order in which the requests are dispatched to the peripheral and memory buses from the peripheral and memory request queues. Data ensuing from the request can be re-ordered and presented to the destination based on the current pointer position within the in-order queue. Thus, the in-order queue keeps track of the order in which data is transferred across the processor bus consistent with the order in which the previous requests were transferred.

Un ordinateur est fourni en ayant une unité d'interface de bus couplée entre un autobus de processeur, un autobus périphérique, et un autobus de mémoire. L'unité d'interface de bus inclut un contrôleur de processeur lié à l'autobus de processeur pour commander le transfert des cycles à partir du processeur à l'autobus périphérique et à l'autobus de mémoire. Ces cycles sont au commencement expédiés comme demande, par lequel le contrôleur de processeur inclue une file d'attente de demande de mémoire séparé d'une file d'attente périphérique de demande. Des demandes de la mémoire et les files d'attente périphériques de demande peuvent être retirées de la file d'attente concurremment à la mémoire et aux autobus périphériques. Ceci augmente la sortie de lu et écrit des demandes ; cependant, la commande appropriée des données est retournée en raison des demandes lues et les données transférées en raison de écrivent des demandes doivent être assurées. Une file d'attente d'dans-ordre est également présente dans le contrôleur de processeur qui enregistre l'ordre dans lequel les demandes sont expédiées au périphérique et des autobus de mémoire du périphérique et de la mémoire demandent des files d'attente. Des données s'ensuivant de la demande peuvent être commandées à nouveau et présentées à la destination basée sur la position actuelle d'indicateur dans la file d'attente d'dans-ordre. Ainsi, la file d'attente d'dans-ordre maintient l'ordre dans lequel des données sont transférées à travers l'autobus de processeur conformé à l'ordre dans lequel les demandes précédentes ont été transférées.