A partitioned multiplier circuit which is designed for high speed operations. The multiplier of the present invention can perform one 32.times.32 bit multiplication, two 16.times.16 bit multiplications (simultaneously) or four 8.times.8 bit multiplications (simultaneously) depending on input partitioning signals. The time required to perform either the 32.times.32 bit or the 16.times.16 bit or the 8.times.8 bit multiplications is constant. Therefore, multiplication results are available with a constant latency regardless of operand bit-size. In one embodiment, the latency is two clock cycles but the multiplier circuit has a throughput of one clock cycle due to pipelining. The input operands can be signed or unsigned. The hardware is partitioned without any significant increase in the delay or area and the multiplier can provide six different modes of operation. In one embodiment, Booth encoding is used for the generation of 17 partial products which are compressed using a compression tree into two 64-bit values. This is performed in the first pipeline stage to generate a sum and a carry vector. These values are then added, in the second pipestage, using a carry propagate adder circuit to provide a single 64-bit result. In the case of 16.times.16 bit multiplication, the 64-bit result contains two 32-bit results. In the case of 8.times.8 bit multiplication, the 64-bit result contains four 16-bit results. Due to its high operating speed, the multiplier circuit is advantageous for use in multi-media applications, such as audio/visual rendering and playback.

Un circuit divisé de multiplicateur qui est conçu pour des opérations à grande vitesse. Le multiplicateur de la présente invention peut exécuter une multiplication du peu 32.times.32, deux multiplications du peu 16.times.16 (simultanément) ou quatre multiplications du peu 8.times.8 (simultanément) selon l'entrée divisant des signaux. Le temps requis pour exécuter le peu 32.times.32 ou le peu 16.times.16 ou les multiplications du peu 8.times.8 est constant. Par conséquent, les résultats de multiplication sont disponibles avec une latence constante indépendamment de la peu-taille d'opérande. Dans une incorporation, la latence est de deux rhythmes mais le circuit de multiplicateur a une sortie d'un rhythme de dû à la canalisation. Les opérandes d'entrée peuvent être signés ou non signés. Le matériel est divisé sans n'importe quelle augmentation significative du retarder ou le secteur et le multiplicateur peuvent fournir le mode de fonctionnement six différent. Dans une incorporation, le codage de cabine est employé pour la génération de 17 produits partiels qui sont comprimés en utilisant un arbre de compression dans deux valeurs 64-bit. Ceci est exécuté dans la première étape de canalisation pour produire d'une somme et d'un vecteur de porter. Ces valeurs sont alors ajoutées, dans le deuxième pipestage, à l'aide d'un circuit d'additionneur de propagation de porter pour fournir un résultat 64-bit simple. Dans le cas de la multiplication du peu 16.times.16, le résultat 64-bit contient deux résultats de 32 bits. Dans le cas de la multiplication du peu 8.times.8, le résultat 64-bit contient quatre résultats de 16 bits. En raison de son vitesse de fonctionnement élevée, le circuit de multiplicateur est avantageux pour l'usage dans des applications multimédia, telles que le rendu d'audio/visual et le playback.