A DSP (Digital Signal Processor) having a pipe line structure which is capable of decreasing the time required for storing a result of a computation. Data stored in a cache memory is output when an instruction input into a judging unit is a judged to be a computation instruction and when an address of the stored data is the same as a previously stored address in the judging unit. The cache memory temporarily stores data inputted through a decoder and is controlled by the judging unit.

Ein DSP (Digital Signal-Prozessor) Rohr Leitungsstruktur habend, das zum Verringern der Zeit fähig ist, erforderte für die Speicherung eines Resultats einer Berechnung. Die Daten, die in einem Cachespeicher gespeichert werden, werden ausgegeben, wenn ein Anweisung Eingang in eine urteilende Maßeinheit beurteilt, um eine Berechnung Anweisung zu sein ist und wenn eine Adresse der gespeicherten Daten dieselbe ist, die eine vorher gespeicherte Adresse in der urteilenden Maßeinheit. Der Cachespeicher vorübergehend speichert die Daten, die durch einen Decoder geeingeben werden und wird durch die urteilende Maßeinheit gesteuert.