An enhanced DRAM contains embedded row registers in the form of latches. The row registers are adjacent to the DRAM array, and when the DRAM comprises a group of subarrays, the row registers are located between DRAM subarrays. When used as on-chip cache, these registers hold frequently accessed data. This data corresponds to data stored in the DRAM at a particular address. When an address is supplied to the DRAM, it is compared to the address of the data stored in the cache. If the addresses are the same, then the cache data is read at SRAM speeds. The DRAM is decoupled from this read. The DRAM also remains idle during this cache read unless the system opts to precharge or refresh the DRAM. Refresh or precharge occur concurrently with the cache read. If the addresses are not the same, then the DRAM is accessed and the embedded register is reloaded with the data at that new DRAM address. Asynchronous operation of the DRAM is achieved by decoupling the row registers from the DRAM array, thus allowing the DRAM cells to be precharged or refreshed during a read of the row register.

Verbeterde DRAM bevat ingebedde rijregisters in de vorm van klinken. De rijregisters zijn naast de DRAM serie, en wanneer DRAM uit een groep subarrays bestaat, worden de rijregisters gevestigd tussen DRAM subarrays. Wanneer gebruikt als op-spaandergeheim voorgeheugen, houden deze registers vaak betreden gegevens. Deze gegevens beantwoorden aan gegevens die in DRAM op een bepaald adres worden opgeslagen. Wanneer een adres wordt geleverd aan DRAM, wordt het vergeleken bij het adres van de gegevens die in het geheime voorgeheugen worden opgeslagen. Als de adressen zelfde, dan zijn wordt het geheim voorgeheugengegeven gelezen bij snelheden SRAM. Dram wordt losgekoppeld van gelezen dit. Dram ook blijft nutteloos tijdens dit gelezen geheim voorgeheugen tenzij het systeem opteert om DRAM voor te laden of te verfrissen. Verfris me of de voorlading komt terzelfdertijd als het gelezen geheime voorgeheugen voor. Als de adressen niet zelfde, dan zijn wordt DRAM betreden en het ingebedde register wordt herladen met de gegevens op dat nieuwe DRAM adres. De asynchrone verrichting van DRAM wordt bereikt door de rijregisters van de DRAM serie los te koppelen, waarbij de DRAM cellen worden toegelaten om tijdens gelezen van het rijregister worden voorgeladen of worden verfrist.