In a semiconductor memory system, an SDRAM comprises a memory cell array 101 which is divided into a plurality of cell array blocks, a column decoder, a row decoder, and a sense amplifier circuit. In the SDRAM, a first operation mode with a first cycle time is set when successive access within a cell array block is conducted, a second operation mode with a second cycle time shorter than the first cycle time is set when successive access covering the cell array blocks being apart from each other is conducted and a third operation mode with a medium cycle time is set when successive access covering the cell array blocks adjacent to each other is conducted. With the above constitution, a high speed access can be realized without provision of a specific accessory circuit while suppressing overhead for a semiconductor chip size.

En un sistema de la memoria de semiconductor, un SDRAM abarca un arsenal de célula de memoria 101 que se divida en una pluralidad de bloques del arsenal de célula, de un decodificador de la columna, de un decodificador de la fila, y de un circuito del amplificador del sentido. En el SDRAM, un primer modo de la operación con una duración de primer ciclo se fija cuando el acceso sucesivo dentro de un bloque del arsenal de célula se conduce, un segundo modo de la operación con una segunda duración de ciclo más corta que se fija la duración de primer ciclo cuando el acceso sucesivo que cubre los bloques del arsenal de célula que están aparte de uno a se conduce y un tercer modo de la operación con una duración de ciclo media se fija cuando el acceso sucesivo que cubre los bloques del arsenal de célula adyacente a uno a se conduce. Con la constitución antedicha, un acceso de alta velocidad se puede observar sin la disposición de un circuito accesorio específico mientras que suprime los gastos indirectos para un tamaño de la viruta del semiconductor.