A p-type MOS transistor 40 in a CMOS inverter 50 of a load circuit 20 has a threshold voltage whose absolute value .vertline.Vtp.vertline. is higher than the threshold voltage Vtn of an n-type MOS transistor 30 forming a pass-transistor logic circuit 10. Therefore, even when the output signal V1out from the pass-transistor logic circuit 10 is HIGH, a leak current can be prevented from flowing into the CMOS inverter.

Un p-tipo il transistore 40 del MOS in un invertitore 50 di CMOS di un circuito 20 del carico ha una tensione della soglia di cui vertline.Vtp.vertline di valore assoluto. è superiore alla tensione Vtn della soglia di un n-tipo il transistore 30 del MOS formare un circuito logico 10 del pass-transistore. Di conseguenza, anche quando il segnale in uscita V1out dal circuito logico 10 del pass-transistore è ALTO, una corrente della perdita può essere evitata fluire nell'invertitore di CMOS.