A method for calculating the parasitic capacitance and resistance in a semiconductor device is disclosed. According to the preferred embodiment, a layout file containing the shapes of semiconductor interconnects and a technology file describing the fabrication steps are used to generate a 3D model of the structures. The surfaces of the model are discretized and a double boundary integral equation is solved to compute the field allowing various interconnect parameters to be computed, including resistance, self-capacitance, cross-capacitance, and current density. Further, the preferred embodiment discloses how numerical analysis can be efficiently performed on typical large interconnect and substrate structures.

Eine Methode für die Berechnung der parasitschen Kapazitanz und des Widerstandes in einem Halbleiterelement wird freigegeben. Entsprechend der bevorzugten Verkörperung schaltet eine Planakte, welche die Formen des Halbleiters enthält zusammen und eine Technologieakte, welche die Herstellung Schritte beschreibt, werden benutzt, um ein Modell 3D der Strukturen zu erzeugen. Die Oberflächen des Modells discretized und eine doppelte Randintegralgleichung wird gelöst, um auffangen zu berechnen, erlaubend, daß verschiedenen Verknüpfung Parametern wird, einschließlich Widerstand, Selbst-Kapazitanz, Kreuz-Kapazitanz und spezifische Stromdichte berechnet. Weiter gibt die bevorzugte Verkörperung frei, wie Ziffernwertung an den typischen großen Verknüpfung und Substratstrukturen leistungsfähig durchgeführt werden kann.