A delayed start oscillator includes an oscillator enable signal having first and second states thereof for selectively enabling and disabling the oscillator respectively. An oscillator output signal has first and second levels thereof responsive to the first state of the oscillator enable signal for providing an oscillator output signal. A timing circuit is coupled to a supply voltage line for providing a timing signal output indicative of a selected delayed start duration and a plurality of series connected inverting stages are coupled to receive the oscillator output signal and the timing signal. The oscillator output signal remains at a first level for the delayed start duration in response to the timing signal and subsequently transitions between the first and second levels at an operational frequency determined by the plurality of inverting stages until the oscillator enable signal transitions to the second state thereof. The delayed start oscillator is operational to provide an output clock signal at a constant rate following a selectively delayed startup time and can be used, for example, in dynamic memory cell-based integrated circuit devices incorporating a-self-refresh mode or other special modes of operation wherein an initial start-up delay in entering the particular mode is desired and in which the initial delay is longer than the clock period of the signal then controlling the mode.

Un oscillateur retardé de début inclut un oscillateur permettent le signal ayant d'abord et les deuxièmes états en pour sélectivement permettre et neutraliser l'oscillateur respectivement. Un signal de sortie d'oscillateur a d'abord et les deuxièmes niveaux en sensibles au premier état de l'oscillateur pour permettre le signal pour fournir un signal de sortie d'oscillateur. Un circuit de synchronisation est couplé à une ligne de tension d'alimentation pour fournir un indicative produit de signal de synchronisation d'une durée retardée choisie de début et une pluralité de série reliée inversant des étapes sont couplées pour recevoir le signal de sortie d'oscillateur et le signal de synchronisation. Le signal de sortie d'oscillateur demeure à un premier niveau pour la durée retardée de début en réponse au signal de synchronisation et plus tard les transitions entre les premiers et deuxièmes niveaux à une fréquence opérationnelle déterminée par la pluralité d'inverser des étapes jusqu'à l'oscillateur permettent des transitions de signal au deuxième état en. L'oscillateur retardé de début est opérationnel pour fournir un signal d'horloge de rendement à un taux constant après un temps de démarrage sélectivement retardé et peut être employé, par exemple, dans des dispositifs cellulaires de circuit intégré de mémoire dynamique l'incorporation du mode d'a-art de l'auto-portrait-refresh ou de tout autre mode de fonctionnement spécial où une première mise en train retardent en entrant le mode particulier est désirée et en ce que l'initiale retardent est plus longue que la période d'horloge du signal commandant alors le mode.