A partitioned pseudo-random logic test (PRLT) for integrated circuit chips for improving manufacturability is disclosed. The technique makes available previously difficult-to-collect empirical data to accurately improve test effectiveness while significantly lowering test time and test cost. An embodiment includes a method for testing IC chips, including generating values for latches for a complete test pattern set, partitioning the test pattern set into a plurality of partitioned test pattern subsets, and running the subsets against a chip. Another embodiment is directed to a system that tests IC chips, having a latch value generator that generates values for latches for a complete test pattern set, a test pattern divider that partitions the complete test pattern set into a plurality of partitioned test pattern subsets, and a tester that runs the partitioned test pattern subsets against the chip.

Un essai pseudo-aléatoire divisé de logique (PRLT) pour des morceaux de circuit intégré pour améliorer le manufacturability est révélé. Les marques de technique disponibles difficile-à-rassemblent précédemment des données empiriques pour améliorer exactement l'efficacité d'essai tout en de manière significative abaissant le temps d'essai et le coût d'essai. Une incorporation inclut une méthode pour examiner des morceaux d'IC, y compris produire des valeurs pour des verrous pour un ensemble complet de carte-test, divisant l'ensemble de carte-test dans une pluralité de sous-ensembles divisés de carte-test, et courant les sous-ensembles contre un morceau. Une autre incorporation est dirigée vers un système que des morceaux d'IC d'essais, ayant un générateur de valeur de verrou qui produit des valeurs pour des verrous pour une carte-test complète réglée, un diviseur de carte-test qui divise l'ensemble complet de carte-test dans une pluralité de sous-ensembles divisés de carte-test, et un appareil de contrôle qui court les sous-ensembles divisés de carte-test contre le morceau.